Modul 3 Percobaan 1
1. Jurnal [Kembali]
2. Alat dan Bahan [Kembali]
 |
| Module D'Lorenzo |
 |
3. Rangkaian [Kembali]
Pada percobaan 1 ini digunakan 4 J-K flip flop yang
dihubungkan secara seri, yang mana J-K flip flop yang kedua harus menunggu
output J-K flip flop yang pertama dan begitu juga seterusnya. Ketika rangkaian
dijalankan dengan kondisi R dan S berlogika 1 atau mati karena R dan S aktif
low, dan clock terhubung ked clock, maka rangkaian akan menghasilkan output
bilangan biner 0-15 yang mana ini merupakan counter up.
1.Analisa output percobaan berdasarkan ic yang digunakan?
Jawab:
Pada
percobaan pertama ini menggunakan ic 74LS112 yang merupakan J-K flip flop, berdasarkan
percobaan yang telah dilakukan dihasilkan output counter up dari 0-15
2.Analisa sinyal output yang dikeluarkan J-K flip flop
kedua dan ketiga?
Jawab:
Untuk output
dari J-K flip flop yang kedua akan menunggu sinyal clock pada saat fall time,
kemudian barulah outputnya akan menjadi 1 dan juga harus menunggu output dari J-K
flip flop yang pertama. Begitu juga untuk J-K flip yang ketiga, outputnya akan
menjadi 1 ketika clock pada saat fall time dan harus menunggu output dari J-K
flip flop sebelumnya. Dengan begitu akan dihasilkan output bilangan biner untuk
0-15.
1.
- Download HTML: Klik disini
- Donwload Rangkaian Simulasi: Klik disini
- Download Video: Klik disini
- Download IC JK Flip-Flop: Klik disini
- Download SW-SPDT: Klik disini
- Download Datasheet ic 74LS112A: Klik disini
Tidak ada komentar:
Posting Komentar